From 521905248360a6df1c1b23e80ecc2d0d96d0f193 Mon Sep 17 00:00:00 2001 From: Paras Sharma Date: Mon, 1 Aug 2022 16:11:35 +0530 Subject: [PATCH] ARM: dts: msm: Add missing clocks for anorak Add missing clocks for anorak. Change-Id: Ic72d8d16163d7c461bdf88240108b764b44b21c1 --- qcom/anorak-pcie.dtsi | 20 ++++++++++++-------- 1 file changed, 12 insertions(+), 8 deletions(-) diff --git a/qcom/anorak-pcie.dtsi b/qcom/anorak-pcie.dtsi index 2caed44f..17f2a113 100644 --- a/qcom/anorak-pcie.dtsi +++ b/qcom/anorak-pcie.dtsi @@ -88,6 +88,8 @@ <&gcc GCC_AGGRE_NOC_PCIE_AXI_CLK>, <&gcc GCC_AGGRE_NOC_PCIE_SF_AXI_CLK>, <&gcc GCC_CFG_NOC_PCIE_ANOC_AHB_CLK>, + <&gcc GCC_PCIE_0_PIPE_CLK_SRC>, + <&gcc GCC_QMIP_PCIE_AHB_CLK>, <&pcie_0_pipe_clk>; clock-names = "pcie_0_pipe_clk", "pcie_0_ref_clk_src", "pcie_0_aux_clk", "pcie_0_cfg_ahb_clk", @@ -97,11 +99,11 @@ "pcie_ddrss_sf_tbu_clk", "pcie_aggre_noc_0_axi_clk", "pcie_aggre_noc_sf_axi_clk", - "pcie_cfg_noc_pcie_anoc_ahb_clk", - "pcie_pipe_clk_ext_src"; + "pcie_cfg_noc_pcie_anoc_ahb_clk", "pcie_pipe_clk_mux", + "gcc_qmip_pcie_ahb_clk", "pcie_pipe_clk_ext_src"; max-clock-frequency-hz = <0>, <0>, <19200000>, <0>, <0>, <0>, <0>, <0>, <0>, <0>, <150000000>, - <0>, <0>, <0>, <0>, <0>; + <0>, <0>, <0>, <0>, <0>, <0>, <0>; resets = <&gcc GCC_PCIE_0_BCR>, <&gcc GCC_PCIE_0_PHY_BCR>; @@ -354,6 +356,7 @@ <&gcc GCC_AGGRE_NOC_PCIE_AXI_CLK>, <&gcc GCC_AGGRE_NOC_PCIE_SF_AXI_CLK>, <&gcc GCC_CFG_NOC_PCIE_ANOC_AHB_CLK>, + <&gcc GCC_PCIE_1_PIPE_CLK_SRC>, <&pcie_1_pipe_clk>; clock-names = "pcie_1_pipe_clk", "pcie_1_ref_clk_src", "pcie_1_aux_clk", "pcie_1_cfg_ahb_clk", @@ -363,10 +366,10 @@ "pcie_ddrss_sf_tbu_clk", "pcie_aggre_noc_0_axi_clk", "pcie_aggre_noc_sf_axi_clk", "pcie_cfg_noc_pcie_anoc_ahb_clk", - "pcie_pipe_clk_ext_src"; + "pcie_pipe_clk_mux", "pcie_pipe_clk_ext_src"; max-clock-frequency-hz = <0>, <0>, <19200000>, <0>, <0>, <0>, - <0>, <0>, <0>, <0>, <150000000>, <0>, - <0>, <0>, <0>; + <0>, <0>, <0>, <0>, <150000000>, <0>, + <0>, <0>, <0>, <0>; resets = <&gcc GCC_PCIE_1_BCR>, <&gcc GCC_PCIE_1_PHY_BCR>; @@ -620,6 +623,7 @@ <&gcc GCC_PCIE_2_PHY_AUX_CLK>, <&gcc GCC_AGGRE_NOC_PCIE_SF_AXI_CLK>, <&gcc GCC_CFG_NOC_PCIE_ANOC_AHB_CLK>, + <&gcc GCC_PCIE_2_PIPE_CLK_SRC>, <&pcie_2_pipe_clk>, <&pcie_2_phy_aux_clk>; clock-names = "pcie_2_pipe_clk", "pcie_2_ref_clk_src", @@ -630,11 +634,11 @@ "pcie_ddrss_sf_tbu_clk", "pcie_aggre_noc_0_axi_clk", "pcie_phy_aux_clk", "pcie_aggre_noc_pcie_sf_axi_clk", - "pcie_cfg_noc_pcie_anoc_ahb_clk", + "pcie_cfg_noc_pcie_anoc_ahb_clk", "pcie_pipe_clk_mux", "pcie_pipe_clk_ext_src", "pcie_phy_aux_clk_ext_src"; max-clock-frequency-hz = <0>, <0>, <19200000>, <0>, <0>, <0>, <0>, <0>, <0>, <0>, <100000000>, <0>, - <0>, <0>, <0>, <0>, <0>; + <0>, <0>, <0>, <0>, <0>, <0>; resets = <&gcc GCC_PCIE_2_BCR>, <&gcc GCC_PCIE_2_PHY_BCR>;