Evolution-x-devices/kernel_xiaomi_sm8450-devicetrees
2
0
Fork 0
mirror of https://github.com/Evolution-X-Devices/kernel_xiaomi_sm8450-devicetrees synced 2026-02-01 08:51:30 +00:00
Code Issues Packages Projects Releases Wiki Activity

Merge "ARM: dts: msm: Add missing clocks for anorak"

Browse Source
This commit is contained in:
qctecmdr
2022-08-02 00:25:39 -07:00
committed by Gerrit - the friendly Code Review server
parent c679cc0c8e 5219052483
commit 1dcf3bf0fc
1 changed files with 12 additions and 8 deletions
Download Patch File Download Diff File Expand all files Collapse all files

20
qcom/anorak-pcie.dtsi
View File

@@ -88,6 +88,8 @@
<&gcc GCC_AGGRE_NOC_PCIE_AXI_CLK>,
<&gcc GCC_AGGRE_NOC_PCIE_SF_AXI_CLK>,
<&gcc GCC_CFG_NOC_PCIE_ANOC_AHB_CLK>,
<&gcc GCC_PCIE_0_PIPE_CLK_SRC>,
<&gcc GCC_QMIP_PCIE_AHB_CLK>,
<&pcie_0_pipe_clk>;
clock-names = "pcie_0_pipe_clk", "pcie_0_ref_clk_src",
"pcie_0_aux_clk", "pcie_0_cfg_ahb_clk",
@@ -97,11 +99,11 @@
"pcie_ddrss_sf_tbu_clk",
"pcie_aggre_noc_0_axi_clk",
"pcie_aggre_noc_sf_axi_clk",
"pcie_cfg_noc_pcie_anoc_ahb_clk",
"pcie_pipe_clk_ext_src";
"pcie_cfg_noc_pcie_anoc_ahb_clk", "pcie_pipe_clk_mux",
"gcc_qmip_pcie_ahb_clk", "pcie_pipe_clk_ext_src";
max-clock-frequency-hz = <0>, <0>, <19200000>, <0>, <0>, <0>,
<0>, <0>, <0>, <0>, <150000000>,
<0>, <0>, <0>, <0>, <0>;
<0>, <0>, <0>, <0>, <0>, <0>, <0>;
resets = <&gcc GCC_PCIE_0_BCR>,
<&gcc GCC_PCIE_0_PHY_BCR>;
@@ -355,6 +357,7 @@
<&gcc GCC_AGGRE_NOC_PCIE_AXI_CLK>,
<&gcc GCC_AGGRE_NOC_PCIE_SF_AXI_CLK>,
<&gcc GCC_CFG_NOC_PCIE_ANOC_AHB_CLK>,
<&gcc GCC_PCIE_1_PIPE_CLK_SRC>,
<&pcie_1_pipe_clk>;
clock-names = "pcie_1_pipe_clk", "pcie_1_ref_clk_src",
"pcie_1_aux_clk", "pcie_1_cfg_ahb_clk",
@@ -364,10 +367,10 @@
"pcie_ddrss_sf_tbu_clk",
"pcie_aggre_noc_0_axi_clk", "pcie_aggre_noc_sf_axi_clk",
"pcie_cfg_noc_pcie_anoc_ahb_clk",
"pcie_pipe_clk_ext_src";
"pcie_pipe_clk_mux", "pcie_pipe_clk_ext_src";
max-clock-frequency-hz = <0>, <0>, <19200000>, <0>, <0>, <0>,
<0>, <0>, <0>, <0>, <150000000>, <0>,
<0>, <0>, <0>;
<0>, <0>, <0>, <0>, <150000000>, <0>,
<0>, <0>, <0>, <0>;
resets = <&gcc GCC_PCIE_1_BCR>,
<&gcc GCC_PCIE_1_PHY_BCR>;
@@ -622,6 +625,7 @@
<&gcc GCC_PCIE_2_PHY_AUX_CLK>,
<&gcc GCC_AGGRE_NOC_PCIE_SF_AXI_CLK>,
<&gcc GCC_CFG_NOC_PCIE_ANOC_AHB_CLK>,
<&gcc GCC_PCIE_2_PIPE_CLK_SRC>,
<&pcie_2_pipe_clk>,
<&pcie_2_phy_aux_clk>;
clock-names = "pcie_2_pipe_clk", "pcie_2_ref_clk_src",
@@ -632,11 +636,11 @@
"pcie_ddrss_sf_tbu_clk",
"pcie_aggre_noc_0_axi_clk",
"pcie_phy_aux_clk", "pcie_aggre_noc_pcie_sf_axi_clk",
"pcie_cfg_noc_pcie_anoc_ahb_clk",
"pcie_cfg_noc_pcie_anoc_ahb_clk", "pcie_pipe_clk_mux",
"pcie_pipe_clk_ext_src", "pcie_phy_aux_clk_ext_src";
max-clock-frequency-hz = <0>, <0>, <19200000>, <0>, <0>, <0>,
<0>, <0>, <0>, <0>, <100000000>, <0>,
<0>, <0>, <0>, <0>, <0>;
<0>, <0>, <0>, <0>, <0>, <0>;
resets = <&gcc GCC_PCIE_2_BCR>,
<&gcc GCC_PCIE_2_PHY_BCR>;